Verilog同步整形电路

在FPGA中同步电路具有最稳定的工作状态和工作性能，因此经常需要将外部输入的异步信号进行同步处理和整形。同步整形的基本方法是通过时钟对异步信号进行连续采样得到同步信号，然后由前后两次进行的同步采样进行逻辑综合得到整形输出。

上升沿同步整形电路：

module syn_posedge(clk,rst_n,din,dout    );input clk;input rst_n;input din;output dout;reg tmp1;reg tmp2;always@(posedge clk) beginif(!rst_n) begintmp1<=0;tmp1<=0;endelse begintmp1<=din;tmp2<=tmp1;endendassign dout=tmp1&&(~tmp2);endmodule

仿真结果：