教你怎么消除影响JESD204B链路传输的因素

JESD204B串行数据链路接口针对支持更高速转换器不断增长的带宽需求而开发。作为第三代标准，它提供更高的通道速率最大值（每通道高达12.5 Gbps），支持确定延迟和谐波帧时钟。此外，得益于转换器性能的提升--这些转换器兼容开放市场FPGA解决方案，并且可扩展--现已能轻松传输大量待处理的数据。

　　FPGA供应商已讨论了许多年有关千兆串行/解串（SERDES）接口的话题，虽然过去大部分模数转换器（ADC）和数模转换器（DAC）并未配备这类高速串行接口。FPGA和转换器不与任何通用标准接口，无法利用SERDES的高带宽。JESD204B兼容型转换器能够解决这个问题，而人们针对这种新功能提出了一些问题。

　　什么是8b/10b编码，为什么JESD204B接口需使用这种编码？

　　无法确保差分通道上的直流平衡信号不受随机非编码串行数据干扰，因为很有可能会传输大量相反的1或0数据。通过串行链路传输的随机数据还可能长时间无活动状态，并在相对较长的时间内为全1或全0。

　　发生这种情况时，未编码串行数据流的直流平衡被隔离，产生两种极端情况中的一种。此时，若链路上再次传输有效数据，则很有可能发生位错误，因为线路重新开始偏置。另外，一个长期的问题是电子迁移，因为相对差分对的另一侧，会保持一侧的差分直流电压。为了克服这些问题，通常在差分串行数据流中（包括JESD204B）采用8b/10b编码方案。

　　8b/10b编码采用10个数据位，通过查找表方式从源端发送器发送8位初始信息。这种方式具有25%的固有开销（10b/8b= 1.25），效率较低。此外，编码允许每个10位符号传输至少3位（但不超过8位）数据。这样可确保接收器有足够的转换数据来恢复内嵌的时钟信息，而无论底层数据的动态活动状态如何。

　　使用8b/10b编码时，串行数据流中二进制0和1之间的偏差保持在±1以内，因此信号长期保持直流平衡。然后，必须在接收器端的数据流上执行10位到8位的反向解码，才能利用反向查找表恢复原始数据。更为高效的64b/66b编码工作原理与此相似，但开销仅为3.125%.这种方式更为先进，可能会用于未来的JESD204发布版中。

　　我为转换器分配的JESD204B通道在系统板上无法顺利路由至FPGA.交叉对太多，非常容易受串扰影响。能否重新映射JESD204B的通道分配，改善布局？

　　虽然转换器的JESD204B串行通道可能由数字、字母或其他术语指定其完整链路的特定关系，但这种关系并非一定要保持固定不变。规范允许在初始配置数据中重新映射分配关系，只要每个通道和器件都有独特的识别号即可。链路配置数据包含器件和通道识别号，可识别其操作。利用该信息，通过纵横式多路复用器，多通道发送器就可方便地重新分配任何数字逻辑串行数据至任何物理输出通道。

　　虽然这只是规范许可的一个可选功能，但如果ADC供应商提供纵横式多路复用器功能，可将逻辑输出重新分配给物理输出，那么链路I/O就能重新配置为最佳顺序，为布局布线提供最大程度的便利。FPGA接收器可接收相同的初始配置数据，并改变预期通道分配，恢复数据。有了这一功能，从一个器件到另一个器件的通道路由便简单得多，并可独立于硅片供应商在数据手册中分配的初始名称。

　　我正尝试在我系统中设计一个使用JESD204B多点链路的转换器。它与单点链路有何不同？

　　JESD204B规范提供称为“多点链路”的接口。它是一种连接三个或三个以上JESD204B设备的通信链路。取决于转换器的使用方式，相比单点链路，这种链路配置在某些情况下更为有效。

　　比如，使用JESD204B的双通道ADC.大部分情况下，双通道ADC针对两个转换器提供单个时钟输入。它将迫使ADC以同样的频率进行模拟采样。但对于某些特定的应用而言，这类器件也可能采用两个独立的输入时钟，每个时钟可单独驱动对应的ADC.这样，两个ADC之间便有可能产生采样相位差，甚至每个ADC单独以相互不相干的频率进行采样。在后一种情况中，单个JESD204B链路上存在来自所有两个转换器的数据，若不采用复杂的后端FIFO方案，则无法正常工作。

　　该问题的一种解决方案是让双通道转换器使用多点链路JESD204B接口，其中每个转换器都使用各自独立的串行链路输出。然后便可针对每个ADC使用非相干时钟，且每个串行链路的输出可方便地单独路由至独立的FPGA或ASIC.多点链路配置还可用于将单个FPGA的多路数据流发送至多个DAC.随着链路上器件数目的增加，在多点配置中最小化器件的时钟分布偏斜将会是非常具有挑战性的任务。

　　JESD204B中的确定延迟到底是什么？ 它是否就是转换器的总延迟？

　　ADC的总延迟表示其输入一个模拟样本、处理、并从器件输出数字信号所需的时间。类似地，DAC的总延迟表示从数字样本数据输入器件直到模拟输出相应样本的时间。通常，对这两者都以分辨率为采样时钟周期进行测量，因为它们与频率有关。这在原理上与JESD204B链路部署中描述的确定延迟的定义有所不同。

　　JESD204B链路的确定延迟定义为数据从发送器（ADC或源端FPGA）的并行帧数据输入传播至接收器（DAC或接收端FPGA）并行去帧数据输出所需的时间。该时间通常以分辨率为帧时钟周期或以器件时钟进行测量（图1）。该定义不包括ADC的模拟前端内核或DAC的后端模拟内核。不仅两个器件在这种延迟计算中作为函数使用，与两个器件接口的串行数据信号路由也将作为函数参与计算。这意味着确定延迟在多转换器系统或多点链路中，可能大于或小于确定延迟，具体取决于JESD204B通道的路由长度。接收器的缓冲器延迟有助于弥补路由造成的延迟差异。